65-нм FPGA Xilinx Virtex-5, официально

Корпорация Xilinx на днях официально представила Новое поколение своих СБИС программируемой логики (FPGA), выполненное с соблюдением норм 65-нм технологического процесса - Virtex-5.

прежде, в марте, Фирма уже сообщала о готовности своих 65-нм решений к массовому производству, в семействе которых используются технологии ExpressFabric а также архитектура ASMBL(Advanced Silicon Modular Block).

Теперь же пятое поколение FPGA Virtex, начавшее свою историю в 1998 году а также принесшее организации более 4 млрд. Дохода, представлено официально.

Как утверждается в пресс-релизе организации, из-за переходу на свежие производственные нормы в Virtex-5 получилось достичь прироста частоты на 30% а также увеличения числа логических узлов на 65% (до 330 тысяч) по сопоставлению с 90-нм Virtex-4.

в состав нового семейства войдут:

Virtex-5 LX - позиционируемые для применения в виде высокопроизводительных логических ИС
Virtex-5 LXT - позиционируемые для применения в виде высокопроизводительных логических ИС с интегрированными последовательными портами (ожидается во 2-ой части 2006 года)
Virtex-5 SXT - позиционируемые для применения в виде высокопроизводительных переведенных в электронный вид сигнальных процессоров (DSP) с интегрированными последовательными портами (ожидается во 2-ой части 2006 года)
Virtex-5 FXT - для встраиваемых процессоров с интегрированными последовательными портами ввода/вывода (ожидается в первой части 2007 года)
в платформе Virtex-5 использованы:

65-нм технология ExpressFabric а также Hardened IP Blocks - таблица LUT (look-up table) с шестью независимыми выходами а также диагональными внутренними соединениями. Суть технологии Hardened IP Blocks - в использовании 550-МГц двухпортовых BRAM/FIFO блоков по 36 Кбит с опциональной проверкой ECC, управлением тактовой частотой (CMT, Clock Management Tile), фазовой подстройкой (PLL) а также DCM/PMCD, и блока DSP48E с улучшенными множителями для обработки сигналов
Новое (второе) поколение интерфейсов ввода/вывода - технология Sparse Chevron дает возможность задействовать до 1200 пользовательских интерфейсов ввода/вывода (на 35% больше, чем в Virtex-4) с пропускной способностью 1, 25 Гбит/с, DDR (double data rate) а также ChipSync в каждом канале. Поддерживаются интерфейсы DDR2 а также QDR II.
Отдельного упоминания заслуживает технологический процесс 65-nm Triple-oxide Technology - кроме применения Hardened IP Blocks, наличие дополнительных слоев оксида позволило уменьшить энергопотребление решения. Напряжение питания - 1, 0 в .