65-нм FPGA Xilinx Virtex-5, официально

Корпорация Xilinx на днях официально представила Новое поколение своих СБИС программируемой логики (FPGA), выполненное с соблюдением норм 65-нм технологического процесса - Virtex-5.

��режде, �� ��арте, ��ирма ��же ��ообщала �� г��товности ��воих 65-��м ��ешений �� ��ассовому ��роизводству, �� ��емействе ��оторых ��спользуются ��ехнологии ExpressFabric �� ��акже ��рхитектура ASMBL(Advanced Silicon Modular Block).

��еперь ��е ��ятое ��околение FPGA Virtex, ��а��авшее ��вою ��сторию �� 1998 г��ду �� ��акже ��ринесшее ��рганизации ��олее 4 ��лрд. ��охода, ��редставлено ��фициально.

��ак ��тверждается �� ��ресс-��елизе ��рганизации, ��з-��а ��ереходу ��а ��вежие ��роизводственные ��орм�� �� Virtex-5 ��олучилось ��остичь ��рироста ��астоты ��а 30% �� ��акже ��величения ��исла ��огических ��злов ��а 65% (��о 330 ��ысяч) ��о ��опоставлению �� 90-��м Virtex-4.

�� ��остав ��ового ��емейства ��ойдут:

Virtex-5 LX - ��озиционируемые ��ля ��рименения �� ��иде ��ысокопроизводительных ��огических ��С
Virtex-5 LXT - ��озиционируемые ��ля ��рименения �� ��иде ��ысокопроизводительных ��огических ��С �� ��нтегрированными ��оследовательными ��ортами (��жидается ��о 2-��й ��асти 2006 г��да)
Virtex-5 SXT - ��озиционируемые ��ля ��рименения �� ��иде ��ысокопроизводительных ��ереведенных �� ��лектронный ��ид ��игнальных ��роцессоров (DSP) �� ��нтегрированными ��оследовательными ��ортами (��жидается ��о 2-��й ��асти 2006 г��да)
Virtex-5 FXT - ��ля ��страиваемых ��роцессоров �� ��нтегрированными ��оследовательными ��ортами ��вода/вывода (��жидается �� ��ервой ��асти 2007 г��да)
�� ��латформе Virtex-5 ��спользованы:

65-��м ��ехнология ExpressFabric �� ��акже Hardened IP Blocks - ��аблица LUT (look-up table) �� ��естью ��езависимыми ��ыходами �� ��акже ��иагональными ��нутренними ��оединениями. ��уть ��ехнологии Hardened IP Blocks - �� ��спользовании 550-��Гц ��вухпортовых BRAM/FIFO ��локов ��о 36 ��бит �� ��пциональной ��роверкой ECC, ��правлением ��актовой ��астотой (CMT, Clock Management Tile), ��азовой ��одстройкой (PLL) �� ��акже DCM/PMCD, �� ��лока DSP48E �� ��лучшенными ��ножителями ��ля ��бработки ��игналов
��овое (��торое) ��околение ��нтерфейсов ��вода/вывода - ��ехнология Sparse Chevron ��ает ��озможность ��адействовать ��о 1200 ��ользовательских ��нтерфейсов ��вода/вывода (��а 35% ��ольше, ��ем �� Virtex-4) �� ��ропускной ��пособностью 1, 25 ��бит/с, DDR (double data rate) �� ��акже ChipSync �� ��аждом ��анале. ��оддерживаются ��нтерфейсы DDR2 �� ��акже QDR II.
��тдельного ��поминания ��аслуживает ��ехнологический ��роцесс 65-nm Triple-oxide Technology - ��роме ��рименения Hardened IP Blocks, ��а��ичие ��ополнительных ��лоев ��ксида ��озволило ��меньшить ��нергопотребление ��ешения. ��апряжение ��итания - 1, 0 �� .